Para projetos Stratix® III e Stratix IV usando reconfiguração PLL, o analisador de temporização TimeQuest phasestep não informa a configuração ou mantém valores para o sinal porque o tempo para este sinal não é crítico.
O capítulo do manual do dispositivo Stratix III Redes e PLLs em dispositivos Stratix III (PDF) e o capítulo manual do dispositivo Stratix IV Redes e PLLs em dispositivos Stratix IV (PDF) indicam que todos os sinais de reconfiguração scanclkdo PLL são síncronos, scanclke que todos os sinais devem atender à configuração e manter-se em relação a . No entanto, o sinal phasestep deve ser mantido para vários ciclos scanclk de e desaasserização apenas após o sinal phasedone ficar baixo. O uso phasestep correto também está documentado na Nota de aplicação 454: Implementação da reconfiguração pll em dispositivos Stratix III e Stratix IV (PDF). Como o sinal é usado desta maneira, a análise de configuração e de espera não é necessária para phasestep.
Os manuals do dispositivo estão programados para serem atualizados para esclarecer os requisitos de sincronização dos sinais de reconfiguração pll.