Conexões de clock para o ip rígido Stratix V ao usar CvP com núcleos IP de transceptor adicionais

A Stratix V Hard IP para guia de usuário PCI Express eo ransceiver T Capítulo do núcleo ip do controlador de reconfiguração da Altera Guia do usuário do transceptor PHY IP Core deve incluir o seguinte restrição para projetos, incluindo o Stratix V Hard IP para PCI Express Núcleo IP quando o CvP está habilitado. Se o seu projeto incluir os seguintes componentes:

• O Stratix V Hard IP para PCI Express com CvP Habilitado
• Qualquer PHY de transceptor adicional conectado à mesma reconfiguração do transceptor Controlador

em seguida, você deve conectar o clock de referência PLL que é chamado refclk em o Stratix V Hard IP para o núcleo IP PCI Express no mgmt_clk_clk sinal do controlador de reconfiguração do transceptor e do adicional PHY transceptor. Além disso, se o seu design incluir mais de um controlador de reconfiguração do transceptor no mesmo lado do FPGA, todos devem compartilhar o mgmt_clk_clk sinal.

Nenhuma solução alternativa é necessária. Esta restrição será documentado em versões futuras da Stratix V Hard IP para guia de usuário PCI Express eo ransceiver T Capítulo do núcleo ip do controlador de reconfiguração da Altera Guia do usuário do transceptor PHY IP Core.