ID do artigo: 000079448 Tipo de conteúdo: Solução de problemas Última revisão: 11/09/2012

É possível que o meu clock de saída externa falha enquanto o clock de saída é desativado usando a porta habilitar o clock (e#_ena)?

Ambiente

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição
    
    
    

     

    Um pulso pode ser visto no clock de saída do PLL, mesmo que o sinal de habilitação do clock tenha desabilitado a saída do clock. O circuito para a habilitação do clock é o seguinte:

    Figura 1.  Circuito para habilitar clock

    Figure 1. Circuit for Clock Enable

    Se o PLL for reinicializado antes do clock ser desativado, há uma chance de que o clock de saída seja defeituoso.  Quando o PLL está em reinicialização, o clock de saída do contador é desabilitado.  A partir do circuito acima, a clkena é registrada na borda negativa do clock saindo dos contadores.  Se o PLL for colocado para redefinir o registro de clkena , o valor será alto.  A clkena é então baixa, mas o registro ainda terá um valor alto.  Quando o PLL for reajustado, os contadores começarão a contar novamente.  Como a clkena não está registrada até a borda negativa, um pulso de sinal na saída do clock será visto.  A forma de onda abaixo mostra esse comportamento.

    Figura 2. Altera de teste de soquete a quente

    Figure 2. Altera Hot-Socketing Test Setup

    Para evitar que essa falha ocorra, o sinal de clkena deve ser sempre baixado antes que o PLL seja reiniciado.

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