No Stratix V Hard IP PCIe core v12.0, o bloco fixo é conduzido pela entrada de clock de referência serdes ref_clk diretamente, de modo que o sinal fixedclk_locked sinal seja removido da lista de portas.®
No Stratix V Hard IP PCIe core v12.0, o bloco fixo é conduzido pela entrada de clock de referência serdes ref_clk diretamente, de modo que o sinal fixedclk_locked sinal seja removido da lista de portas.®
1
Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.
O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.