ID do artigo: 000079511 Tipo de conteúdo: Solução de problemas Última revisão: 16/07/2013

Por que a Qsys me dá um erro quando eu interfaceo o FIFO SC para o meu um dos meus núcleos de suíte VIP?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição Isso tem a ver com as diferenças de readyLatency entre os dois módulos.  Os Megacores® do Video IP (VIP) Suite têm uma readyLatency = 1.  A readyLatency padrão do SC FIFO = 0.  A Qsys sinaliza essa incompatibilidade com um erro ao tentar gerar o sistema.  A partir do software Quartus® II versão 13.0 Qsys inserirá automaticamente adaptadores para acomodar muitas incompatibilidades, mas no caso da Suíte VIP esses adaptadores não são inseridos intencionalmente.
Resolução

A readyLatency do SC FIFO precisará ser alterada para "1" para corresponder à da suíte VIP.  Você precisará editar o arquivo altera_avalon_sc_fifo_hw.tcl encontrado em suas bibliotecas de software Quartus II.  O caminho para este arquivo é o caminho de instalação //ip/altera/sopc_builder_ip/altera_avalon_sc_fifo/.  Neste arquivo altera_avalon_sc_fifo_hw.tcl, altere os valores apropriados de "readyLatency" para "1".  Dependendo do seu design, isso pode incluir a alteração da readyLatency da interface do dissipador Avalon-ST, interface de origem e/ou interfaces almost_full e almost_empty.

Produtos relacionados

Este artigo aplica-se a 1 produtos

Dispositivos programáveis Intel®

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.