Você pode ter esse problema devido a um problema conhecido com o arquivo de sincronização do arquivo de saída de formato de atraso padrão (.sdo) para o receptor Stratix® II LVDS primitivo. Violações de tempo de espera aparecem entre a entrada de dados e o sinal do clock para dataout_reg instâncias do módulo bit_slip.
O analisador de sincronização Quartus® II não informa essas violações de tempo de espera. O analisador de sincronização verifica a margem de distorção do receptor (RSKM) no bloco LVDS e relata quaisquer violações. Enquanto o RSKM estiver satisfeito, o hardware está garantido para funcionar. O bit_slip define corretamente o bit de saída final.
Portanto, essas violações de simulação do receptor LVDS podem ser ignoradas com segurança.
Este problema é corrigido no software Quartus II versão 5.0 SP1. A partir desta versão do software, o arquivo SDO não inclui as verificações de tempo de espera para o hardware que é garantido para funcionar, desde que o RSKM seja atendido.