ID do artigo: 000079550 Tipo de conteúdo: Solução de problemas Última revisão: 29/08/2012

Por que meus sinais de rdempty e wrfull na minha megafunção first-in-out (FIFO) de clock duplo são afirmados ao mesmo tempo?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição Ao usar aclr no Altera® Megafunção FIFO de clock duplo, você precisa garantir que a borda de queda do aclr nunca ocorra na borda ascendente do clock de gravação. Quando essa condição ocorre, existe a possibilidade de que um dos contadores (leia ou escreva), transições enquanto o outro não. Isso faz com que o lado de leitura e o lado de gravação discordem sobre quantas palavras há no FIFO. Por exemplo, um contador verá o aclr mais longo do que o outro, se houver distorção na linha aclr.

Você pode atrasar aclr cerca de meio ciclo antes de ir para o FIFO adicionando um flipflop D (DFF) onde o aclr invertido está conectado à porta predefinida do DFF e o wrclk invertido está conectado ao clock DFF, com a porta D do DFF conectada ao solo. Em seguida, você pode usar a saída do DFF como aclr do seu FIFO; isso garante que a borda em queda da aclr nunca ocorrerá na borda ascendente do clock de gravação. Uma alternativa desta solução alternativa é ter wrreq baixo enquanto aclr está ativa para garantir que nenhum contador fará a transição.

Você não precisa se preocupar com o lado de leitura se você ligar a verificação de subfluxo. O FIFO é esvaziado quando a aclr é afirmada, o que por sua vez ignora todas as solicitações de leitura. Isso é semelhante ao manter o rdreq baixo.

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