ID do artigo: 000079609 Tipo de conteúdo: Solução de problemas Última revisão: 23/09/2011

Stratix redes de clock V incorretas

Ambiente

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    O software Quartus II não modela corretamente o tempo desempenho das redes de clock em Stratix dispositivos V ES quando ambos bordas do sinal do clock são usadas. Afeta a Stratix V dispositivos de amostra.

    Resolução

    Consulte a ficha técnica Stratix V para obter a frequência do clock aplicável limites neste caso.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Stratix® V

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