Problema crítico
Descrição
A Qsys não pode gerar um testbench de VHDL funcional para um IP Compilador para PCI Express.
Este problema afeta todos os compiladores de IP para variações PCI Express gerada em Qsys com um kit de teste VHDL.
Resolução
Para evitar esse problema, gere e simule seu projeto com o testbench de HDL Verilog.
Este problema será corrigido em uma versão futura do compilador de IP para PCI Express.