Descrição
Sim, desde o lançamento do software Quartus® II versão 9.0, os modelos de sincronização das cadeias de atraso de nivelamento de gravação foram atualizados para dispositivos Stratix® III. Essas cadeias de atraso foram modeladas incorretamente nas versões do software Quartus II 9.0 e anteriores. Os modelos de sincronização de dispositivos e o controlador de alto desempenho do SDRAM DDR3 MegaCore IP no software Quartus II versão 9.0 SP1 foram atualizados para resolver este problema. Esta atualização elimina a possibilidade de falhas funcionais de hardware em seus projetos implementando interfaces DIMM DDR3 ou interfaces de componenteS DDR3 com nivelamento (topologia de cadeia daisy para sinais de endereço/comando).
Este problema afeta todos os projetos Stratix III implementando interfaces DDR3 niveladas usando a megafunção do controlador DDR3 SDRAM de alto desempenho MegaCore ou ALTMEMPHY. Se o seu projeto implementar interfaces DDR3 com nivelamento, siga estas etapas para corrigir o problema:
