Você verá esta mensagem de erro se outro pino com padrões de E/S de 3,0V ou 3,3V for atribuído ao lado da localização do pino DCLK nos dispositivos Cyclone® III e Cyclone® IV E no pacote QFP e dispositivos Cyclone® IV GX no pacote QFN.
Isso restringe a proximidade de entradas e saídas padrão de E/S selecionadas ao pino DCLK nos pacotes QFP (Cyclone® III e Cyclone® IV E) e QFN (Cyclone® IV GX). Por exemplo, se uma E/S usa padrões de E/S de 3,0V ou 3,3V, um bloco de separação entre a E/S e o DCLK para pacotes QFP e QFN deve ser separado. Portanto, você deve ter cuidado para não atribuir qualquer pino com padrões de E/S de 3,0V ou 3,3V ao local do pino DCLK. É permitido que os padrões de E/S de 2,5V sejam adjacentes ao pino DCLK.
Esta restrição de posicionamento de E/S minimiza o acoplamento de ruído da E/S vizinha ao pino DCLK. Portanto, o software Quartus® II verifica esta restrição.
Se o pino de problema tiver uma taxa de alternância muito baixa (por exemplo, redefinir o pino), você pode aplicar uma atribuição de taxa de E/S MAX ALTERNÂNCIA de 0MHz nesse pino de terminação única para ignorar esta mensagem de erro.
Não é aconselhável aplicar uma configuração de taxa de MAX de E/S de 0 MHz a qualquer pino de comutação ativamente. As regras de colocação de pinos no software Quartus® II são aplicadas para garantir que sinais barulhentos não corrompam os sinais vizinhos. Se você usar a configuração de taxa de MAX de E/S nos pinos de comutação para ignorar essas regras de colocação, seu design pode não funcionar conforme o planejado.