ID do artigo: 000079664 Tipo de conteúdo: Mensagens de erro Última revisão: 15/04/2021

Erro: o nó do bloco DO FIFO USERDES 'lvds_rx:lvds_rx_inst0|altlvds_rx:ALTLVDS_RX_component|lvds_rx_lvds_rx:auto_generated|sd2' não está conectado corretamente na porta 'WRITECLK'.

Ambiente

  • Intel® Quartus® II Subscription Edition
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no software Quartus® II versão 12.1 e posterior, você pode ver este erro em dispositivos Cyclone® V ao usar o ALTLVDS_RX Intel FPGA IP no modo de loop externo bloqueado por fase (PLL).

    Erro: o nó do bloco de usuários do FIFO ir 'lvds_rx:lvds_rx_inst0|altlvds_rx:ALTLVDS_RX_component|lvds_rx_lvds_rx:auto_generated|sd2' não está conectado corretamente na porta 'WRITECLK'. Ele deve estar conectado a uma das portas válidas listadas abaixo. Informações: podem ser conectadas à porta LOADEN da arriav_pll_lvds_output WYSIWYGInfo: pode ser conectada à porta OUTCLK do generic_pll WYSIWYGInfo: pode ser conectada à porta LVDSCLK do cyclonev_pll_lvds_output WYSIWYGInfo: pode ser conectada à porta OUTCLK do arriav_clkena WYSIWYG

    Resolução

    Para resolver este problema, um buffer LVDS deve ser inserido entre o PLL externo e a instância ALTLVDS no rx_inclock e nas portas rx_enable .

    Consulte a solução relacionada na seção Artigos Relacionados para saber como adicionar um buffer LVDS intermediário entre o PLL externo e o altlvdS Intel FPGA IP.

    Produtos relacionados

    Este artigo aplica-se a 6 produtos

    FPGA Cyclone® V GT
    FPGA Cyclone® V E
    FPGA Cyclone® V GX
    FPGA SoC Cyclone® V SX
    FPGA SoC Cyclone® V SE
    FPGA SoC Cyclone® V ST

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