ID do artigo: 000079676 Tipo de conteúdo: Solução de problemas Última revisão: 11/09/2012

Por que há uma queda de tensão nos padrões de E/S de terminais individuais quando localizados em pinos de entrada diferenciais dedicados nos bancos de E/S laterais em dispositivos Stratix® III para projetos compilados no software Intel® Qua...

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

O software Intel® Quartus® II v8.0 habilita incorretamente um resistor interno entre dois E/S de um par de entrada diferencial dedicado ao banco lateral quando cada E/S é configurado como uma única terminada e qualquer uma das seguintes condições é verdadeira:

  • A força atual não é especificada
  • A opção de entrada paralela sobre terminação de chip (OCT) para E/S está habilitada
  • A opção de OCT série de saída para a E/S está habilitada

Este problema afeta apenas Stratix® dispositivos III.

Se ambas as E/S neste par são apenas de entrada, o resistor interno é habilitado incorretamente apenas se a opção de terminação paralela de entrada para qualquer entrada estiver habilitada. Este resistor pode causar o mau funcionamento do pino de E/S quando ele é single-end, reduzindo a tensão do pino complementar.

Resolução

Este problema é corrigido começando com a Intel® Quartus® II software v8.0 SP1. Obtenha o pacote de serviços mais recente do Centro de downloads.

Para corrigir este problema no software Intel Quartus II v8.0, se você não puder atualizar para a versão mais recente do pacote de serviços, baixe e instale o patch 0.22 dos seguintes locais:

 

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FPGAs Stratix® III

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