ID do artigo: 000079687 Tipo de conteúdo: Solução de problemas Última revisão: 16/04/2014

Por que meu Stratix IV Hard IP para PCI Express VHDL altpcierd_write_dma_requester_128.vhd é diferente de sua contraparte verilog?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

O Stratix IV® Hard IP para PCI Express® em VHDL tem uma inconsistência de sua contraparte de HDL Verilog. Essa inconsistência pode causar erros em um design PCIe para determinados endereços na interface TX.

Resolução Em altpcierd_write_dma_requester_128.vhd na linha 1036, mude:

tx_desc_addr <= tx_desc_addr_pipe;

Para

tx_desc_addr <= tx_desc_addr tx_length_byte_32ext;

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