Sim. Todos os designs baseados em QDRII/II SRAM e RLDRAM II UniPHY de taxa total criados em Quartus® Versão do software II 10.0SP1 e anteriormente pode encontrar falha de calibração intermitente no hardware. Várias vezes de recalibração/reinicialização podem observar uma falha de calibração. A falha de calibração deve-se à transferência de sinal de reset FIFO de leitura assíncrona não confiável do sequenciador (domínio do clock AFI) para o caminho de dados de leitura (domínio do clock de captura de leitura).
No projeto de taxa completa, dois ciclos de clock da afirmação do sinal de reset read FIFO no sequenciador são necessários para garantir que o sinal de reinicialização seja capturado corretamente no caminho de dados de leitura. No entanto, o sinal de reinicialização do FIFO de leitura é afirmado apenas para um ciclo de clock no sequenciador. Além disso, a lógica combinacional existe no caminho do clock-cross e faz com que a transferência do sinal de reinicialização não seja robusta o suficiente. Isso leva à leitura fifo não está sendo limpa corretamente durante a calibração.
A solução alternativa para este problema é instalar o patch de software Quartus II abaixo no software Quartus II 10.0SP1 e regenerar o IP. Este problema será corrigido em versão futura do software Quartus II.
Baixe o software Quartus II adequado versão 10.0SP1 patch 1.150 dos seguintes links: