ID do artigo: 000079743 Tipo de conteúdo: Solução de problemas Última revisão: 13/08/2012

Há problemas em simular o recurso de calibração DPA usando o modelo de simulação do software Quartus II versão 9.0?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Sim, há um problema com o recurso de calibração DPA nos modelos de simulação para dispositivos Stratix® III e Stratix IV no software Quartus® II versão 9.0 e todos os pacotes de serviço subsequentes.

Você encontrará para uma simulação de RTL, o sinal dpa_pll_cal_busy permanece constantemente alto e o sinal dpa_locked permanece constantemente baixo.

O comportamento correto é que o dpa_pll_cal_busy é alto durante a calibração e é baixo quando o dpa está bloqueado. Isso funciona para simulação de nível de porta.

Este problema será corrigido em uma versão futura do software Quartus II.

Produtos relacionados

Este artigo aplica-se a 4 produtos

FPGAs Stratix® III
FPGA Stratix® IV GX
FPGA Stratix® IV E
FPGAs Stratix®

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.