Problema crítico
Variações de VHDL do núcleo de IP CPRI v6.0 que visam um Arria O dispositivo V GZ ou Stratix V não pode simular com o Synopsys VCS-MX Simulador.
Para evitar esse problema, você pode simular o núcleo ip com o Simulador ModelSim de gráficos Mentor.
Como alternativa, você pode trabalhar em torno deste problema com algum manual modificações no código RTL gerado. Depois de gerar sua design, você deve modificar manualmente o arquivo pll_sim.vhd que o núcleo IP EXTERNO TX PLL gera, antes de simular o seu Design.
Você deve modificar o tipo nas declarações e na lógica para
o pll_fb_sw, fboutclke os hclk sinais
para std_logic_vector, fazendo as seguintes mudanças
no arquivo:
Na declaração do componente, substitua este texto
pll_fb_sw : in std_logic := \'X\';
fboutclk :out std_logic;
hclk : out std_logic
com este texto:
pll_fb_sw : in std_logic_vector(0 downto 0) := (others
=> \'X\');
fboutclk :out std_logic_vector(0 downto 0);
hclk : out std_logic_vector(0 downto 0);
No mapa da porta, substitua este texto
pll_fb_sw => \'0\',
com este texto:
pll_fb_sw => "0",
Este problema é corrigido na versão 14.1 do núcleo IP CPRI v6.0.