ID do artigo: 000079845 Tipo de conteúdo: Solução de problemas Última revisão: 24/11/2011

Erro de ajuste ao compilar designs DDR2 abaixo de 240 MHz no controlador SDRAM DDR2 e DDR3 com UniPHY

Ambiente

    Intel® Quartus® II Subscription Edition
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Para projetos DDR2 operando em frequências de 240 MHz ou menos, o Fitter pode exibir a mensagem de erro: Can’t place Top/Bottom or Left/Right PLL.

Resolução

A solução alternativa para este problema é ativar a opção Remover Opção de síntese de registros duplicados.

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