Aviso (332174): o filtro ignorado em <filename>.sdc:...

Ambiente

ID do erro: 2205795470

Propriedade intelectual FPGA

PLL

Versão encontrada: NA

Descrição

Você pode ver este aviso no software Quartus® II ao compilar um design contendo o pll Intel® FPGA IP nas famílias de dispositivos Stratix® V, Arria® V ou Cyclone® V.
O problema ocorre quando você aplica manualmente uma create_generated_clock restrição para o seu PLL em vez de usar a derive_pll_clocks restrição.

O aviso ocorre devido a incompatibilidades de nome do contador de saída PLL entre as netlists pós-síntese e pós-ajuste.

Resolução

Para evitar este aviso, execute uma das seguintes duas ações:

Use derive_pll_clocks para restringir seu PLL.
Use curinga em sua restrição de create_generated_clock como mostrado abaixo:

Para uma restrição original, como:

create_generated_clock -name {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|divclk} / -source [get_pins {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|vco1ph[0]}]

Substitua a -source referência devco1ph[0]:vco*ph[*]

create_generated_clock -name {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|divclk} / -source [get_pins {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|vco*ph[*]}] /

Este problema é corrigido a partir do software Intel® Quartus® Prime Pro ou Standard Edition versão 13.0.

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Este artigo aplica-se a 15 produtos

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Aviso (332174): o filtro ignorado em <filename>.sdc: <hierarchy>.gpll~PLL_OUTPUT_COUNTER|vco1ph[0]</hierarchy></filename> não foi compatível com um pino

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