ID do artigo: 000079902 Tipo de conteúdo: Solução de problemas Última revisão: 29/08/2012

O clock de saída PLL pode ser impreciso no modelo de comportamento PLL para Cyclone dispositivo IV?

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Sim, o clock de saída PLL pode ser impreciso em algumas condições no modelo de comportamento PLL para Cyclone dispositivo IV. Isso porque o modelo de comportamento PLL só computa a frequência de saída com base no fator de multiplicação do clock e no fator de divisão que pode perder alguns dos valores fracionados.

 

Por exemplo:

O clock de entrada é de 125 MHz, o fator de multiplicação é de 125 e o fator de divisão é 1536, o período de clock de saída PLL é de 98286ps por simulação. No entanto, o clock de saída PLL deve ser de 10,172526MHz/98304ps.

Resolução

Como solução alternativa, o usuário pode ativar o recurso PLL avançado na interface do usuário, para que o modelo de comportamento PLL possa calcular com mais precisão usando o parâmetro de avanço.

O problema está programado para ser corrigido no software Quartus® II versão 12.1.

 

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Este artigo aplica-se a 2 produtos

FPGAs Cyclone® IV
FPGA Cyclone® IV GX

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