Devido a um problema no software Quartus® II versão 12.0, você pode ver este erro se seu código HDL implementar um PLL no modo normal ou síncrono de origem e impulsionar uma saída de clock externa. Este problema afeta os projetos que Stratix® dispositivos V, Arria® V e Cyclone® V.
Para resolver este problema, não use o modo normal ou síncrono de origem e uma saída de clock externa ao mesmo tempo.
O problema é corrigido a partir do software Quartus II versão 12.0 SP1.