ID do artigo: 000079939 Tipo de conteúdo: Mensagens de erro Última revisão: 25/03/2013

Erro interno: subsistema: ASMPLL, Arquivo: /quartus/comp/asmpll/asmpll_28nm.cpp, Linha: 231

Ambiente

  • Intel® Quartus® II Subscription Edition
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no software Quartus® II versão 12.0, você pode ver este erro se seu código HDL implementar um PLL no modo normal ou síncrono de origem e impulsionar uma saída de clock externa. Este problema afeta os projetos que Stratix® dispositivos V, Arria® V e Cyclone® V.

    Resolução

    Para resolver este problema, não use o modo normal ou síncrono de origem e uma saída de clock externa ao mesmo tempo.

    O problema é corrigido a partir do software Quartus II versão 12.0 SP1.

    Produtos relacionados

    Este artigo aplica-se a 14 produtos

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Stratix® V GT
    FPGA Cyclone® V GX
    FPGA Stratix® V GS
    FPGA Arria® V SX SoC
    FPGA SoC Cyclone® V ST
    FPGA Arria® V ST SoC
    FPGA Arria® V GX
    FPGA Arria® V GT
    FPGA Cyclone® V E
    FPGA Stratix® V E
    FPGA SoC Cyclone® V SE

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.