ID do artigo: 000079984 Tipo de conteúdo: Solução de problemas Última revisão: 01/05/2013

Certos pinos de E/S devem ser aterrados para a operação Cyclone controlador de memória dura V

Ambiente

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Este problema afeta os produtos DDR2, DDR3 e LPDDR2.

    O arquivo Cyclone de saída V identifica alguns pinos de E/S gerais que você deve conectar ao solo ao usar a interface de memória dura em Cyclone V. Se você não aterra esses pinos, seu design pode experimentar o aumento do crosstalk a partir de E/S vizinhos, ou reduzido capacidade de frequência máxima.

    Resolução

    Não há solução alternativa para este problema.

    Este problema não será corrigido.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Cyclone® V e FPGAs SoC

    Isenção de responsabilidade

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