Problema crítico
O módulo de recuperação de pixel clock usado no displayPort Intel® FPGA IP designs de passagem não consegue recuperar clocks de pixels de determinadas resoluções e o fPLL perderá o bloqueio. Isso é devido a:
1. As resoluções que falham resultam em um valor Mvid, que é um submultiple inteiro de Nvid. Por exemplo:
Taxa de bits = 270 MHz (HBR)
Pixel esperado clk= 135 MHz
Mvid= \'h4000
Nvid= \'h8000
Ou
Taxa de bits = 540 MHz (HBR2)
Pixel esperado clk= 539,98 MHz
Mvid= \'h7FFF (perto de Nvid)
Nvid= \'h8000
2. O valor de MFRAC PLL fracionada está fora do intervalo recomendado, no qual ele precisa estar entre 0,05 e 0,95. Observe que o valor MFRAC é derivado do valor K-counter. Consulte AN661: Implementando reconfiguração de PLL fracionada com Altera PLL e Altera PLL Reconfig IP Núcleos para obter mais informações.
Opção 1:
Evite usar a frequência do clock de pixels que resulta em um valor Mvid com submultiple inteiro (ou próximo) do valor Nvid e valor MFRAC que está fora do intervalo recomendado. Para identificar o valor MFRAC:
1. SinalTap o valor do contador K.
Local do contador K: bitec_clkrec:bitec_clkrec_i|bitec_fpll_cntrl:bitec_fpll_cntrl_i|bitec_fpll_reconf:vseries_reconfig.clkrec_pll_reconf_i|altera_pll_reconfig_top:bitec_fpll_reconf_inst|altera_pll_reconfig_core:NM28_reconfig.reconfig_core.altera_pll_reconfig_core_inst0|usr_k_value[31..0]
2. Calcule o valor do MFRAC.
MFRAC = K(em decimal)/2^32 (em decimal é 4.294.967.296).
Opção 2:
Migrar seu design para dispositivo Intel® Stratix® 10, dispositivo Intel® Arria® 10 ou dispositivos Intel® Cyclone® 10 GX a partir de dispositivos Arria® V, dispositivo Cyclone® V, design de dispositivo Stratix® V.