Para dispositivos Stratix® III e Stratix IV, o software Quartus® II versões 11.0 SP1 e anterior pode gerar os clocks de saída de baixa frequência errados se pelo menos uma das PLLs usar contadores pós-escala em cascata para atingir frequências de clock de baixa saída e que o PLL é mesclado com outro em seu design.
O software Quartus II pode mesclar PLLs quando duas (ou mais) instâncias ALTPLL em seu projeto podem ser combinadas a um recurso PLL. Por exemplo, se duas megafunções ALTPLL têm o mesmo clock de referência, o mesmo sinal de reinicialização e cada uma tem clocks de saída que podem ser produzidos por um único PLL, então elas serão mescladas no mesmo recurso.
Nas versões 11.0SP1 e anterior do software Quartus II, a função fusão não implementa corretamente o contador em cascata. O relatório de uso do PLL mostrará a frequência de clock pretendido foi implementada e a análise de tempo será realizada na taxa de clock pretendido, mas a saída do clock pode não ter a frequência de saída desejada no dispositivo.
Para resolver este problema, desligue "PlLs de mesclagem automática" para o seu projeto. Esta opção pode ser encontrada no menu Atribuições - Configurações - Configurações do ajuste - Mais configurações de ajuste.