ID do artigo: 000080126 Tipo de conteúdo: Solução de problemas Última revisão: 02/04/2014

Por que o meu Hard IP para PCI Express da Stratix® V na configuração gen3 falha em se conectar a L0 depois de alternar o pino PERST em simulação?

Ambiente

  • PCI Express*
  • Simulação
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Ao simular o hard IP Stratix® V e Arria® V GZ para PCI Express® como um equipamento, o PCIe Hard IP pode ficar preso na Velocidade. Recuperação se o Hard IP for redefinido após vincular até Gen3 L0. Este é um problema conhecido no modelo de simulação e não tem impacto no hardware.

    Resolução

    O problema será corrigido em uma versão futura do software Quartus® II.

    Produtos relacionados

    Este artigo aplica-se a 4 produtos

    FPGA Arria® V GZ
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Stratix® V GX

    Isenção de responsabilidade

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