ID do artigo: 000080127 Tipo de conteúdo: Solução de problemas Última revisão: 11/09/2012

Por que o sinal Stratix leitura de DQS está preso em uma mudança de fase incorreta?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição Ao usar os sinais DQS em Stratix dispositivos, você precisa certificar-se de que o clock de referência DLL para o FPGA sempre é válido após a configuração. Isso significa que o clock de referência DLL precisa atender às especificações VIH e VIL do padrão de IO. Se o clock de referência DLL não atender aos níveis de tensão especificados, a fase de inicialização DLL pode ficar corrompida, resultando em um valor de mudança de fase incorreto. Mesmo que o DLL esteja se auto-calibrando, se os valores da base do contador estiverem corrompidos durante a inicialização, o deslocamento para a mudança de fase estará incorreto e não poderá ser atualizado, a menos que você energize o dispositivo.

Ao depurar este problema, verifique primeiro a rescisão no clock de referência DLL. Um pull-up para VTT pode permitir que o sinal do seu clock de referência DLL vá para um estado indeterminado quando não houver nada que conduza a linha.

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