Como verificar a frequência correta de divfwdclk quando uma frequência incorreta de divfwdclk é mostrada no Relatório de sincronização do Quartus Prime TimeQuest?

A frequência de divfwdclk mostrada no relatório de temporização quartus® Prime TimeQuest para determinadas combinações de taxa de dados e fator SERDES em Stratix® dispositivos V pode estar incorreta. Por exemplo:

Habilitar o alinhamento de fase dinâmica

Fator de deserialização = 10

Taxa de data de entrada = 150Mpbs

Frequência do clock de entrada = 150 Mhz

Modo DPA: use divfwdclk

O divfwdclk deve ser de 150 MHz/10 = 15 MHz, mas o TimeQuest relata um divfwdclk de 30 MHz.

Para resolver este problema, use o comando criar clock gerado em um arquivo SDC do usuário ou no Analisador de tempoquest para dividir o divfwdclk para a frequência correta. Por exemplo:

create_generated_clock -name divfwdclk -source [get_pins {rx_cmp_inst| ALTLVDS_RX_component|auto_generated|rx_0|dpaclkin[0]}] -divide_by 2 [get_pins {rx_cmp_inst| ALTLVDS_RX_component|auto_generated|rx_0|divfwdclk}]