Este é um problema conhecido com Qsys v10.1 SP1 e acima, onde um componente personalizado é criado com VHDL. Quando um componente é definido tendo uma porta genérica com seu tipo definido como BOOLEAN, a geração Qsys passa o tipo de parâmetro errado no invólucro de Verilog gerado.
Por exemplo,
Em "my_component.vhd",
entidade my_compnent é
genérico (
x: booleano := falso;
...
O my_component_hw.tcl gerado conteria o tipo correto:
set_parameter_property x TIPO BOOLEAN
No entanto, o arquivo de wrapper Verilog gerado por Qsys passa o tipo INTEIRO '0' em vez do tipo BOOLEAN 'false' para x, ou seja.
my_compnent #(
.x (0),
...
Para resolver este problema, modifique manualmente o valor de "0" para "falso" no arquivo de wrapper Verilog. Você também precisará modificar este arquivo toda vez que gerar o design Qsys.
Este problema será corrigido em uma versão futura do software Quartus® II.