MAX® V suportam saídas LVDS emuladas usando o padrão LVDS_E_3R E/S. Se o LVDS_E_3R de E/S for aplicado a uma saída, o software Quartus® II inferirá uma saída invertida para fazer o par diferencial. O par diferencial inferido não terá roteamento limitado e pode ter distorção muito alta entre os dois pinos de saída.
Para garantir que o software Quartus II use roteamento de baixa distorção entre as duas partes do par diferencial, a saída deve ser uma saída de um maxv_io WYSIWYG.
A ALTLVDS_TX megafunção inclui o maxv_io WYSIWYG para que qualquer saída de uma megafunção ALTLVDS_TX use automaticamente o roteamento correto.
A maxv_io está contida nas bibliotecas de dispositivos da seguinte forma:
Verilog: diretório /eda/sim_lib/maxv_atoms.v
VHDL: diretório de instalação /eda/sim_lib/maxv_components.vhd