ID do artigo: 000080281 Tipo de conteúdo: Solução de problemas Última revisão: 16/12/2014

Falha na simulação de PIPE DE VHDL para PCI Express em Stratix dispositivos IV

Ambiente

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    As simulações PIPE do PCI Express em Stratix dispositivos IV falham. Uma descrepação entre a definição de eidle_infer_sel sinal no núcleo PCI Express IP e em altpcie_hip_pipen1b_qsys causa a falha. eidle_infer_sel é definido como um vetor de 12 bits no núcleo IP e 24 bits em altpcie_hip_pipen1b_qsys.

    Resolução

    A solução alternativa é simular no modo serial.

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    Este artigo aplica-se a 1 produtos

    FPGAs Stratix® IV

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