ID do artigo: 000080366 Tipo de conteúdo: Solução de problemas Última revisão: 16/03/2021

Por que o núcleo ethernet de baixa latência 100G Intel® Stratix® 10 FPGA IP não é simulado usando Cadence* NCSim e Xcelium quando o RS-FEC está habilitado?

Ambiente

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Devido a um problema com a Ethernet de baixa latência Intel® Stratix® 10 FPGA IP no modo RS-FEC, a simulação falhará tanto no Cadence* NCSim quanto no Xcelium.

    Um erro semelhante ao mostrado abaixo será visto:

    ncsim: *F,NOSNAP: Snapshot 'basic_avl_tb_top' não existe nas bibliotecas.

    Resolução

    Para resolver este problema, use Synopsys* VCSMX ou desative o RS-FEC.

    Este problema não está programado para ser corrigido em uma versão futura do software Intel® Quartus® Prime.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

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    1

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