ID do artigo: 000080371 Tipo de conteúdo: Solução de problemas Última revisão: 08/07/2019

Por que vejo violações de tempo de recuperação de usr_rst_r para iopll_mac_clk em Intel Agilex 7 dispositivos ao usar as® variantes PAM4 do Interlaken IP Core (2ª Geração) Intel® FPGA IP?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Interlaken (2ª Geração) Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Devido a um problema com a implementação DO PAM4 do Interlaken IP Core (2ª Geração) Intel® FPGA IP, violações de encerramento do tempo de recuperação podem ser vistas de usr_rst_r a iopll_mac_clk em Intel Agilex® 7 dispositivos no software Intel® Quartus® Prime Pro Edition v19.2. Este problema é devido a um problema de modelagem que assume incorretamente usr_rst_r ser síncrono com o clock de referência IOPLL. O Guia do usuário do IOPLL afirma que a porta de redefinição é assíncrona para o clock de referência.

     

     

     

    Resolução

    A falha no tempo de recuperação de usr_rst_r para iopll_mac_clk é falsa e pode ser ignorada com segurança.

    Este problema está programado para ser corrigido em uma versão futura do software Intel® Quartus® Prime Pro Edition.

    Produtos relacionados

    Este artigo aplica-se a 2 produtos

    FPGAs e FPGAs SoC Intel® Agilex™ série F
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    Isenção de responsabilidade

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