ID do artigo: 000080383 Tipo de conteúdo: Solução de problemas Última revisão: 23/06/2017

Por que eu recebo um erro fatal no montador ao ter ALTLVDS TX com um design?

Ambiente

    Intel® Quartus® Prime Standard Edition
    SERDES LVDS Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Você pode ver este erro na versão 17.0 ou anterior do Quartus® Prime Software Standard. Este erro é devido à porta de saída de dados LVDS "tx_out[*]" ou à porta de clock externo "tx_outclock" do ALTLVDS TX IP não ser atribuída ao padrão de E/S LVDS.

 

 

Resolução

Para resolver este problema, você deve atribuir a saída de dados port e a saída do clock externo ao padrão de E/S LVDS.

 

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