ID do artigo: 000080394 Tipo de conteúdo: Solução de problemas Última revisão: 15/06/2017

Por que o Altera LVDS SERDES IP no modo Tx não consegue gerar o modelo de simulação de VHDL?

Ambiente

    Intel® Quartus® Prime Pro Edition
    SERDES LVDS Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 17.0 e posterior, você pode ver a falha de geração do Altera LVDS SERDES IP. Este problema ocorre quando o IP está no modo Tx e você selecionou VHDL para o modelo de simulação.

Resolução

Para resolver este problema, gere o modelo de simulação no HDL Verilog.

Este problema está programado para ser corrigido em uma versão futura do software Intel® Quartus® Prime Pro Edition.

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