ID do artigo: 000080414 Tipo de conteúdo: Solução de problemas Última revisão: 29/04/2019

Por que a leitura do código de classe da interface Intel® Arria® 10 Avalon®-ST com SR-IOV PCIe* IP é diferente do valor de código de classe definido na GUI IP?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Hard IP para PCI Express* Intel® Arria® 10 Cyclone® 10
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Ao contrário da variante IP Intel® Arria® 10 Avalon®-ST PCIe*, a interface Intel® Arria® 10 Avalon®-ST com a variante SR-IOV PCIe* IP tem o registro de código de classe de 24 bits dividido em três sub-campos de 8 bits de 1) código de classe [Base], 2) código de subclasse e 3) código IF de programação. Este layout de registro está em conformidade com a especificação PCI-SIG, conforme descrito na seção 7.5.1.1.6 da especificação base PCIe versão 4.0r1.0.

    Portanto, o usuário deve definir os três sub-campos de 8 bits de acordo, e o valor de leitura do Código de classe no hardware implementado será o valor combinado de 24 bits desses três sub-campos de 8 bits.

    Resolução

    Não aplicável.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Arria® 10 e FPGAs SoC

    Isenção de responsabilidade

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