ID do artigo: 000080417 Tipo de conteúdo: Solução de problemas Última revisão: 16/03/2020

Por que o barramento de Avalon® memória mapeada não é responsivo ao ler o Hard IP Intel® Stratix® 10 E-Tile para ETHERNET TX MAC, MAC RX e PHY quando a negociação automática e o treinamento de link estão ativados e o link está desativado?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Ao usar o hard IP de Intel® Stratix® 10 E-Tile para Ethernet com negociação automática e treinamento de link habilitado no Software Intel® Quartus® Prime Pro Edition versão 19.2 ou anterior, os registros mapeados de memória Avalon® não estarão acessíveis se o link do transceptor ainda não estiver estabelecido.

    Resolução

    Para resolver este problema no software Intel® Quartus® Prime Pro Edition versão 19.2 ou anterior, estabeleça o link com os transceptors antes de ler os registros mac, MAC E PHY TX.

    Este problema foi corrigido a partir do software Intel® Quartus® Prime Pro Edition 19.3.

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    Este artigo aplica-se a 4 produtos

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