ID do artigo: 000080419 Tipo de conteúdo: Solução de problemas Última revisão: 05/05/2021

Por que é relatado um erro de clock destreinado ao usar o descarregador de registro de mensagens de erro Intel® FPGA IP no Intel® Arria® 10 FPGA?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Limpador do registro de mensagens de erro Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Um clock destreinado é relatado como mostrado abaixo ao usar o descarregador de registro de mensagens de erro Intel® FPGA IP no Intel® Arria® 10 FPGA:

    emr_unloader_component|current_state. STATE_CLOCKHIGH

    Resolução

    Para resolver este problema, gere restrições de sincronização, incluindo o comando "create_generated_clock" no arquivo SDC. Por exemplo:

    create_generated_clock -name emr_unloader_STATE_CLOCKHIGH -source [get_nets {* |alt_fault_injection_component|alt_fi_inst|twentynm_oscillator}] [get_keepers {* |emr_unloader_component|current_state. STATE_CLOCKHIGH}]

    Produtos relacionados

    Este artigo aplica-se a 2 produtos

    FPGA Intel® Cyclone® 10 GX
    FPGAs Intel® Arria® 10 e FPGAs SoC

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