Devido a um erro no design de exemplo hdmi gerado com as versões 18.1.1.1 e anterior do Intel Quartus Prime, o IOPLL pode não ser travado para frequências de clock TMDS de entrada entre 171Mhz e 340 MHz em dispositivos Intel Arria 10 e Cyclone 10 GX.
Para corrigir este problema, você pode abrir os seguintes arquivos e editá-los, conforme mostrado abaixo.
\hdmi_0_example_design\rtl\reconfig_mgmt\mr_rom_pll_valuemask_8bpc.v
\hdmi_0_example_design\rtl\reconfig_mgmt\mr_rom_pll_valuemask_10bpc.v
\hdmi_0_example_design\rtl\reconfig_mgmt\mr_rom_pll_valuemask_12bpc.v
\hdmi_0_example_design\rtl\reconfig_mgmt\mr_rom_pll_valuemask_16bpc.v
Mude a partir deste
DESLOCAMENTO DE ROM 4 (171 MHz - 340 MHz)
...
ROM[33] <= 32'h00000010; Cp
ROM[34] <= 32'h000000C0; Bw
Para isso
DESLOCAMENTO DE ROM 4 (171 MHz - 340 MHz)
...
ROM[33] <= 32'h0000000B; Cp
ROM[34] <= 32'h00000080; Bw
\hdmi_0_example_design\software\tx_control\xcvr_gpll_rcfg.c
Mude a partir deste
caso 4: // <340MHz
…
Mais
GPLL_RCFG_WRITE(0xC2, 0x00000808); c2 16
GPLL_RCFG_WRITE(0x20, 0x00000010); Cp
GPLL_RCFG_WRITE(0x40, 0x000000C0); Bw
Para isso
caso 4: // <340MHz
…
Mais
GPLL_RCFG_WRITE(0xC2, 0x00000808); c2 16
GPLL_RCFG_WRITE(0x20, 0x0000000B); Cp
GPLL_RCFG_WRITE(0x40, 0x00000080); Bw
Este problema será corrigido em uma versão futura dos designs Intel Quartus Prime Arria 10 e Cyclone hdmi de 10 GX.