ID do artigo: 000080433 Tipo de conteúdo: Solução de problemas Última revisão: 08/07/2019

Por que o Intel® FPGA IP Ethernet 25G transmite tráfego incorreto quando o início TX do pacote (SOP) ou o fim do pacote (EOP) são afirmados no mesmo ciclo, o sinal válido foi desafirmado?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Ethernet de 25G Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Devido a um problema com o software Intel® Quartus® Prime Pro Edition versão 19.1, o Intel® FPGA IP Ethernet 25G com latência pronta definida para 3 transmitirá tráfego incorreto quando o início TX do pacote (SOP) ou o fim do pacote (EOP) for afirmado no mesmo ciclo que o sinal válido foi desafirmou.

    Resolução

    Para resolver este problema, apenas afirme o início TX do pacote (SOP) ou o fim do pacote (EOP) quando o sinal válido for afirmado.

    Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 19.3.

     

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