Devido a um problema em AN830: Intel® FPGA Ethernet de velocidade tripla e design de referência de chip PHY on-board que foi gerado usando o software Intel® Quartus® Prime Pro Edition versão 17.1 Intel® FPGA, o núcleo IP Ethernet de velocidade tripla não executa negociação automática com parceiro de link em 10 Mbps e 100 Mbps.
Isso porque Intel® Stratix® placa de desenvolvimento de integridade de sinal 10 GX de 10 GX a bordo do chip PHY Marvell* 88E111 não está configurado para anunciar 10 Mbps e velocidade de 100 Mbps corretamente durante a negociação automática com o parceiro de link.
Para evitar esse erro, o script tse_marvel_phy.tcl localizado em /sc_tcl do design de referência precisa ser alterado com as seguintes alterações de projeto.
Inclua as seguintes linhas dentro da condição padrão { } na linha 131 do script tse_marvel_phy.tcl :
se { $PHY_COPPER_DUPLEX == 1} {
definir quad_phy_register_value_temp [expr {$quad_phy_register_value_temp | 0x0140}];
coloca "Advertise PHY 100BASE-TX & 10BASE-TX Full Duplex";
} outra {
definir quad_phy_register_value_temp [expr {$quad_phy_register_value_temp | 0x00A0}];
coloca "Advertise PHY 100BASE-TX & 10BASE-TX Half Duplex";
}
Este problema está programado para ser corrigido em uma versão futura de UM 830: Intel® FPGA Ethernet de velocidade tripla e design de referência de chip PHY on-board.