ID do artigo: 000080451 Tipo de conteúdo: Solução de problemas Última revisão: 14/02/2019

Por que a simulação pll falha com o modelo de simulação de HDL Verilog para dispositivos Intel® Cyclone® 10 LP?

Ambiente

  • Intel® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    O modelo de simulação HDL Verilog para IOPLL IP para dispositivos Intel® Cyclone® 10 LP não é suportado no software Intel® Quartus® Prime Standard Edition versão 17.1 e anterior. Você verá que os clocks de saída IOPLL não alternam.

    Resolução

    Para simular o IOPLL IP para dispositivos LP Intel® Cyclone®, use o modelo de simulação VHDL em 17.1 ou o modelo HDL Verilog no software Intel® Quartus® Prime Standard Edition versão 18.0 ou mais recente.

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    Este artigo aplica-se a 1 produtos

    FPGA de baixo consumo Intel® Cyclone® 10

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