Devido a um problema no DSP Builder para a versão 18.1 de FPGAs 2 ou anterior, você pode ver esse erro quando seu projeto contém quaisquer subsistemas de importação de HDL. Os subsistemas são processados em ordem alfabética: o erro ocorre quando um subsistema de importação de HDL é, em ordem alfabética, o último subsistema do projeto.
Para contornar esse problema, crie um subsistema programado sem hierarquia intenal e um nome que venha mais tarde em ordem alfabética superior ao subsistema de importação HDL. É importante que o subsistema de solução alternativa não tenha hierarquia interna porque os subsistemas com hierarquia interna são renomeados quando a hierarquia do sistema é achatada.
Esse problema está programado para ser corrigido em uma versão futura de DSP Builder for Intel® FPGAs.