ID do artigo: 000080471 Tipo de conteúdo: Solução de problemas Última revisão: 21/03/2019

Por que o Analisador de temporização não mostra o valor da RSKM para PLL externo LVDS Serdes FPGA IP?

Ambiente

    Intel® Quartus® Prime Pro Edition
    SERDES LVDS Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema na versão 18.1 ou anterior do software Quartus® Prime Pro Edition, o Analisador de temporização não mostrará o valor RSKM quando o PLL RX LVDS Serdes FPGA IP tiver sido usado em seu projeto. Este problema ocorre quando o PLL RX LVDS Serdes FPGA IP é instanciado em uma declaração de geração.

Resolução

Para contornar esse problema,

  • Remova o -nowarn da linha 400 sdc_util.tcl em <project_directory>\ip\ed_synth\<project_name>\altera_lvds_core20_<version>\synth.
  • Evite usar a declaração de "gerar" para o LVDS Serdes FPGA instanciação de IP no código verilog/vhdl.

Este problema foi corrigido a partir da versão 19.1 do Software Quartus® Prime Pro Edition.

Produtos relacionados

Este artigo aplica-se a 1 produtos

Dispositivos programáveis Intel®

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.