Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 19.3 e anterior, você pode ver as mensagens de erro de síntese abaixo ao migrar um design que contém dois ou mais blocos DSP de um dispositivo Intel® Stratix® 10 para um dispositivo Intel Agilex® 7. Este erro só acontece em VHDL, mas não em HDL Verilog.
Erro(17900): Para habilitar corretamente o recurso chainadder, a porta CHAININ para bloco DSP WYSIWYG primitivo "|_DSP0" deve ser conectada a partir da porta CHAINOUT do bloco DSP anterior.
Erro(17860): a largura da porta CHAININ para bloco DSP WYSIWYG primitivo "|_DSP0" deve ser de 64 bits quando o parâmetro use_chainadder estiver definido como "verdadeiro".
A síntese interpreta a largura da cadeia fora dos blocos DSP incorretamente como 0. Você pode precisar alterá-lo de acordo com o seu requisito de projeto.
Para resolver este problema, clique duas vezes na mensagem de erro de síntese e modifique manualmente o bloco DSP adicionando a largura da porta CHAINOUT para o dispositivo Intel Agilex® de armazenamento.
Consulte o exemplo de código a seguir:
MAPA GENÉRICO (
operation_mode => "m27x27",
clear_type => "sclr",
...
chain_inout_width => < com base no seu valor de projeto>,// Adicione este código
output_clken => "1"
)
MAPA DE PORTAS (
clk => clk,
...
chainout => ... // certifique-se de que esta porta está aqui antes de adicionar o código acima
);
Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 21.3.