Descrição
No Editor de Componentes do Platform Designer (padrão), é possível que nem todas as entradas e saídas tenham sido adicionadas após a execução dos arquivos de síntese de análise. Isso ocorre quando a E/S são tipos de VHDL como tipos de bits, std_ulogic ou personalizados
Resolução
Para contornar essa limitação, adicione as portas manualmente ao seu componente ou use std_logic tipo E/S.