Devido a um problema na versão 18.1 ou anterior do software Quartus® Prime Pro Edition, é possível que você veja o atributo de ram diagrama codificado com HDL no relatório de síntese, Relatório de compilação > de processamento > Synthesis > atribuições de fonte > atribuição de nível de fonte ignorada.
Isso acontece quando você tem o atributo ram artificial sendo escrito em código Verilog HDL ou VHDL para o seu projeto conforme abaixo.
Verilog: (* ram identifique = "M20K" *) reg [<msb>:<lsb>] <variable_name>[<msb>:<lsb>];
VHDL: atributol: string; string;
atribuí <object>: o <object_class> é <string_value>;
É seguro ignorar o relatório para "Atribuições de nível de fonte ignorada" para "ram notebook". A RAM ainda será implementada corretamente em Fitter. Ele é mostrado no relatório fitter sob Fitter -> Place Stage -> relatório de resumo da RAM.
Esse problema foi corrigido a partir da versão 21.1 do Software Quartus® Prime Pro Edition.