Devido a um problema no Intel® Stratix® 10 Avalon® -ST Hard IP para PCIe* Design Example versão 18.1, você pode observar este erro quando a opção "Gerar formato HDL" estiver definida como VHDL.
Para resolver este problema no software Intel® Quartus® Prime Pro Edition versão 18.1, defina a opção "Gerar formato HDL" para Verilog. Este problema foi corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 19.1