ID do artigo: 000080661 Tipo de conteúdo: Mensagens de erro Última revisão: 24/06/2019

Erro(16186): não é possível elaborar a hierarquia do usuário de alto nível: "Informações de VHDL em pcie_example_design.vhd(1337): de volta ao vhdl para continuar a elaboração"

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Intel® Stratix® 10 Hard IP para PCI Express* Avalon-ST
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no Intel® Stratix® 10 Avalon® -ST Hard IP para PCIe* Design Example versão 18.1, você pode observar este erro quando a opção "Gerar formato HDL" estiver definida como VHDL.
     

    Resolução

    Para resolver este problema no software Intel® Quartus® Prime Pro Edition versão 18.1, defina a opção "Gerar formato HDL" para Verilog. Este problema foi corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 19.1

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    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

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