ID do artigo: 000080664 Tipo de conteúdo: Solução de problemas Última revisão: 16/03/2021

Por que o out_valid e out_data do cic Intel® FPGA IP preso em 0 quando o parâmetro "Número de estágios" é de uma potência de 2?

Ambiente

    Intel® Quartus® Prime Standard Edition
    Intel® Quartus® Prime Pro Edition
    CIC Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema com o cic Intel® FPGA IP no software Intel® Quartus® Prime versão 18.1, você pode observar o problema acima se o valor de "Número de estágios" for de potência de 2 e o "tipo de filtro" for Interpolador.

Resolução

Não há solução alternativa para este problema. Este problema será corrigido em uma versão futura do software Intel® Quartus® Prime.

Produtos relacionados

Este artigo aplica-se a 10 produtos

FPGAs Cyclone® IV
FPGAs Stratix® V
FPGAs Intel® Stratix® 10 e FPGAs SoC
FPGAs Cyclone® V e FPGAs SoC
FPGAs Intel® Cyclone® 10
FPGAs Intel® Arria® 10 e FPGAs SoC
FPGAs Arria® V e FPGAs SoC
FPGAs Stratix® IV
FPGAs Arria® II
FPGAs Intel® MAX® 10

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.