ID do artigo: 000080665 Tipo de conteúdo: Documentação e informações do produto Última revisão: 21/03/2019

Como posso fornecer o clock do Advance Interface Bus (AIB) para o Hard IP de bloco E para Ethernet Intel® Stratix® 10 FPGA IP usando um IOPLL ou um PHY nativo no modo PLL?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Hard IP do bloco E para Ethernet Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Devido a uma restrição na versão atual do Hard IP de E-tile para Ethernet Intel® Stratix® 10 FPGA IP, a fonte do clock externo não pode ser usada como uma entrada para fornecer ao clock AIB.

    Resolução

    Esse recurso está programado para ser adicionado a uma futura versão do software Intel® Quartus® Prime.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

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    1

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