ID do artigo: 000080667 Tipo de conteúdo: Solução de problemas Última revisão: 16/03/2021

Por que a saída do Intel® Stratix® CIC Intel® FPGA IP Core para o software Intel® Quartus® Prime Pro Edition versão 18.1 gerou projeto de exemplo preso ao 0 em simulação?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • CIC Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema com o Intel® FPGA IP CIC Intel® Stratix® 10 no software Intel® Quartus® Prime Pro Edition versão 18.1, você pode observar a saída deste IP preso ao 0 em simulação quando o IP estiver configurado com o tipo de filtro Decimator, e o recurso "Habilitar fator de mudança de taxa variável" está ATIVADO.

    Resolução

    Para contornar esse problema, altere a entrada de dados brutos no cic_ii_0_example_design_tb_input.txt no diretório test_data para o seguinte formato:

    dados1, fator1

    data2, fator2

    ...

    Por exemplo:

    0,8

    16,8

    ...

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

    Isenção de responsabilidade

    1

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